Article

Article title APPLICATION OF THE GENERALIZED GAUSSIAN METHOD IN THE VLSI AND SOC DESIGN FLOW
Authors S. V. Gavrilov, D. I. Ryzhova, A. N. Schelokov
Section SECTION I. DESIGN AUTOMATION
Month, Year 04, 2018 @en
Index UDC 621.3.049.771.14
DOI
Abstract При переходе к перспективным технологиям в нанометровом диапазоне возникает необходимость учета влияния различных факторов, в том числе деградации электрических параметров транзисторов и увеличение утечек. В основном, известные методы и алгоритмы анализа указанных выше факторов основаны на моделях, применяющихся только на схемотехническом уровне моделирования. Из-за усложнения моделей элементов схем и роста степени интеграции размерность задачи полного моделирования с учетом всего набора параметров резко возросла. Этот факт свидетельствует о снижении эффективности схемотехнического моделирования для таких случаев с точки зрения временных и машинных затрат. Решением данной проблемы может стать переход от схемотехнического к более высокому уровню абстракции. Предлагается логико-временная модель элемента (блока) КМОП ЦИС, сформированная методом исключения Гаусса. В отличие от существующих методов редуцирования схем, которые направлены на уменьшение размера RC-цепей, обобщенный метод Гаусса может быть применен к описанию блока на транзисторном уровне и позволяет представить произвольную структуру элемента или блока КМОП ЦИС в виде совокупности двух двухполюсников, представляющих проводящие пути, соединяющие выход схемы с шиной питания или земли. На каждом шаге обобщенного метода Гаусса из транзисторной схемы удаляется выбранный узел, а вместо цепей, соединенных с этим узлом, появляются новые, которые являются последовательными или параллельными комбинациями существующих цепей. Полученная логико-временная модель сочетает в себе логическую функцию и структуру блока на транзисторном уровне, которая позволяет перейти от схемотехнического на логико-временной уровень анализа. Она также позволяет рассчитывать временные характеристики схемы как функции от произвольного набора параметров транзисторов (длина канала, пороговое напряжение и т.д.) и ускорять процесс характеризации за счет предварительного анализа на логико-временном уровне с последующим переходом к схемотехническому моделированию для ограниченного подмножества тестовых последовательностей.

Download PDF

Keywords Very large-scale integration (VLSI); system on crystal (SoC); design automation; effect of interconnects.
References 1. Il'in V.A., Poznyak E.G. Lineynaya algebra: uchebnik dlya vuzov [Linear algebra: the textbook for high schools]. 6 ed. Moscow: Fizmat-lit, 2004, 280 p.
2. Gladkikh O.B., Prokuratova O.N. Vvedenie v chislennye metody: uchebno-metodicheskoe posobie [Introduction to numerical methods: teaching aid]. Elec: Izd. EGU im. I.A. Bunina, 2008, 140 p.
3. Bakhvalov N.S., Zhidkov N.P., Kobel'kov G.M. Chislennye metody [Numerical methods]. Moscow: Binom. Laboratoriya znaniy, 2003, 632 p.
4. Sheehan B.N. TICER: Realizable Reduction of Extracted RC Circuits, Digest of Technical Papers, IEEE/ACM Proceedings of ICCAD, 1999, pp. 200-203.
5. Croix J.F., Wong D.F. A fast and accurate technique to optimize characterization, Proceedings of Design Automation Conference, 1997, pp. 337-340.
6. Kagramanyan E.R. Razrabotka metodov i modeley dlya kharakterizacii slozhno-funkcional'nykh blokov KMOP SBIS s uchetom variaciy parametrov tranzistorov: diss. … kand. tekhn. nauk [Development of methods and models for characterization of complex functional blocks of CMOS VLSI taking into account variations of transistor parameters. Cand. of eng. sc. diss.], 2009, 124 p.
7. Stempkovskiy A.L., Gavrilov S.V., Glebov A.L. Metody logicheskogo i logiko-vremennogo analiza cifrovykh KMOP SBIS [Methods of logical and logical-time analysis of digital CMOS VLSI]. Moscow: Nauka, 2007, 220 p.
8. Gavrilov S.V. Metody analiza logicheskikh korrelyaciy dlya SAPR cifrovykh KMOP SBIS [Methods of analysis of logical correlations for CAD digital CMOS VLSI]. Moscow: Tekhnosfera, 2011, 136 p.
9. Gurariy M.M., Zharov M.M., Rusakov S.G., Ul'yanov S.L. Metody vozmushcheniy i selek-tivnye metody v zadachakh redukcii vysokorazmernykh modeley [Perturbation methods and selective methods for the reduction of high-dimensional models], Problemy razrabotki perspektivnykh mikro- i nanoelektronnykh sistem – 2008: Sb. nauchnykh trudov [Problems of development of advanced micro- and nanoelectronic systems-2008: Collection of scientific papers], ed. by A.L. Stempkovskogo. Moscow: IPPM RAN, 2008, pp. 86-91.
10. Gavrilov S.V., Glebov A.L., Egorov Yu.B., Stempkovskiy A.L. Metody mnogourovnevogo analiza bystrodeystviya cifrovykh KMOP SBIS [Methods of multilevel analysis of the speed of digital CMOS VLSI], Izvestiya VUZov. Elektronika [Proceedings of universities. Electronics], 2007, No. 4, pp. 28-36.
11. Gavrilov S.V., Gudkova O.N., Severcev V.N. Interval'nyy staticheskiy vremennoy analiz KMOP-skhem s uchetom logicheskikh korrelyaciy [The interval of static time analysis of CMOS circuits in the logical correlations], Problemy razrabotki perspektivnykh mikro- i nanoelektronnykh sistem – 2012: Sb. trudov [Problems of development of perspective micro- and nanoelectronic systems – 2012: Collection of articles], ed. by A.L. Stempkovskogo. Moscow: IPPM RAN, 2012, pp. 113-118.
12. Egorov Yu.B., Zinov'ev A.V. Algoritm klyuchevogo vremennogo modelirovaniya s ocenkoy moshchnosti [Key time simulation algorithm with power estimation], Informacionnye tekhnologii [Information technologies], 1997, No. 9, pp. 12-16.
13. Gavrilov S.V., Gudkova O.N., Kagramanyan E.R. Metody logiko-vremennogo analiza cifrovykh SBIS s uchetom effektov degradacii tranzistorov [Methods of logic-time analysis of digital VLSI taking into account the effects of transistor degradation], Izvestiya VUZov. Elektronika [Proceedings of universities. Electronics], 2008, No. 6, pp. 30-40.
14. Gudkova O.N., Skachkova E.P., Mukhanyuk N.N., Gavrilov S.V., Solov'ev R.A. Metody uskorennoy harakterizacii bol'shikh parametrizovannykh slozhno-funkcional'nykh blokov [Methods of fast characterization of large parameterized complex-function blocks], Problemy razrabotki perspektivnykh mikro- i nanoelektronnykh sistem – 2010: Sb. trudov [Problems of development of perspective micro- and nanoelectronic systems – 2010: Collection of articles], ed. by A.L. Stempkovskogo. Moscow: IPPM RAN, 2010, pp. 154-159.
15. Gavrilov S.V., Piryutina G.A., Shchelokov A.N. Algoritmy kharakterizacii i analiza zaderzhek KMOP-ventiley s uchetom degradacii tranzistorov [Algorithms of characterization and analysis of delays of CMOS valves taking into account the degradation of transistors], Trudy Mezhdunarodnogo kongressa po intellektual'nym sistemam i informacionnym tekhnologiyam – 2013. “IS&IT’13” [Proceedings of the International Congress on intelligent systems and information technology-2013. "IS & IT’13"], 2013, pp. 250-251.
16. Gavrilov S.V., Ivanova G.A. Analiz bystrodeystviya slozhnykh cifrovykh skhem s uchetom neopredelennosti tekhnologicheskikh i skhemnykh parametrov [Analysis of the performance of complex digital circuits with uncertainty of technological and circuit parameters], Vestnik Ryazanskogo gosudarstvennogo radiotekhnicheskogo universiteta [Bulletin of Ryazan state radio engineering University], 2015, Issue 53, No. 3, pp. 29-35.
17. Terman С.J. RSIM – a logic-level timing simulator, Proceedings of the IEEE International Conference on Computer Design, 1983, pp. 437-440.
18. Bryant R.E. Algorithmic Aspects of Symbolic Switch Network Analysis, IEEE Transactions on CAD, 1987, pp. 618-633.
19. Kao R. Piecewise Linear Models for Rsim, Proceedings of IEEE/ACM ICCAD, 1993, pp. 753-758.
20. Barzilai Z. at al. SLS – a fast switch-level simulator, IEEE Transaction on Computer-Aided Design, 1988, No. 8, pp. 838-849.

Comments are closed.