Статья

Название статьи АНАЛИЗ ДЕГРАДАЦИИ ПАРАМЕТРОВ ТРАНЗИСТОРОВ ВО ВРЕМЕНИ НА ЛОГИЧЕСКОМ УРОВНЕ
Автор С.В. Гаврилов, О.Н. Гудкова, А.Н. Щелоков
Рубрика РАЗДЕЛ V. МОДЕЛИРОВАНИЕ СЛОЖНЫХ СИСТЕМ
Месяц, год 07, 2011
Индекс УДК 621.3.049.771.14
DOI
Аннотация С переходом на техпроцессы с проектной нормой 130 нм и ниже на деградацию временных параметров транзисторов доминирующее влияние оказывает эффект температурной нестабильности при отрицательном смещении (NBTI). Данная статья посвящена исследованию влияния NBTI-эффекта на характеристики цифровых КМОП-схем на логическом уровне. В работе предложена параметрическая модель для анализа деградации порогового напряжения транзистора во времени вследствие NBTI-эффекта, учитывающая влияние переходных процессов. Для корректного вычисления вероятности напряженного состояния р-транзисторов в КМОП вентиле предложен алгоритм, учитывающий корреляций сигналов и анализирующий стрессовые путей.

Скачать в PDF

Ключевые слова Анализ надежности; эффекты деградации; температурная нестабильность при отрицательном смещении; NBTI–эффект; пороговое напряжение; статический временной анализ.
Библиографический список 1. Schroder D.K. Negative bias temperature instability: What do we understand? // Microelectronics Reliability. – 2007. – Vol. 47. – P. 841-852.
2. Chen G., Li M.F., Ang C.H., Zheng J.Z., and Kwong D.L. Dynamic NBTI of p-MOS Transistors and its Impact on MOSFET Scaling // in IEEE Electron Device Letters. – December 2002. – P. 734-736.
3. Wang W. et al. The Impact of NBTI on the Performance of Combinational and Sequential Circuits // DAC 2007. – P. 364-369.
4. Kumar S.V. et al. An Analytical Model for Negative Bias Temperature Instability // Proceedings of the IEEE/ACM international conference on CAD. – 2006. – P. 493-496.
5. Alam M.A., Mahapatra S.A. Comprehensive Model of PMOS NBTI Degradation: Recent progress // Journal of Microelectronics Reliability. – 2006. – Vol. 45. – P. 854-863.
6. Liu C-H. et al. Mechanism of threshold voltage shift (DVth) caused by negative bias temperature instability (NBTI) in deep submicron pMOSFETs // Jpn J Appl Phys. – 2002. – P. 41-46.
7. Konoura H., Mitsuyama Y., Hashimoto M., Onoye T. Comparative study on delay degrading estimation due to NBTI with circuit/instance/transistor-level stress probability consideration // ISQED 2010. – P. 646-651.
8. Wang W., Wei Z., Yang S. An Efficient Method to Identify Critical Gates under Circuit Aging // Proc. of the IEEE international conference on CAD. –2007. – P. 735-740.
9. Marculescu R., Marculescu D., Pedram M. Switching Activity Analysis Considering Spatiotemporal Correlations // in Proc. ICCAD-1994. – P.294-299.
10. Ercolany S., Favalli M., Damiani M., et.al. Testability Measures in Pseudorandom Testing // IEEE Trans. on CAD. – 1992. – Vol. 11. – P. 794-800.
11. Denais M., Parthasarathy C. et .al. On-the-fly characterization of NBTI in ultra-thin gate oxide PMOSFET's // Electron Devices Meeting, IEDM Technical Digest. IEEE International. – 2004. – P. 109-112.

Comments are closed.